维特比译码器(Viterbi Decoder)硬件架构(三)–硬件结构描述及RTL源代码

1. 综述 发展到现在,Viterbi译码器的硬件结构以及很成熟了。这里要描述的Viterbi译码器采用了一个成熟的规整化的硬件的硬件架构,可根据配置寄存器来对: LTE,NB-IOT及GSM/GPRS/EDGE中使用的卷积码进行译码。 支持tail-bits和tail-biting两种形式。 前向回溯的滑窗技术可以减小幸存路径的缓存器深度. 可配的网格结构支持约束长度为4~7,编码效率为1/2,…

维特比译码器(Viterbi Decoder)硬件架构(二)–卷积码解码算法

1.网格图(Trellis Diagram) 网格图(Trellis Diagram)是卷积解码用到的概念,是理解解码过程的基础。网格图是由按时间顺序排列的状态结点矩阵, 每一列代表当前时刻的所有状态,最左侧第一列代表初始状态(t=0),第二列代表第一个输入进入编码器后的转移状态。红色路径表示输入是0时的转移路径,蓝色表示输入为1时的转移路径。如下图所示, t=1时刻,只有两个从初始状态过来的转移…

维特比译码器(Viterbi Decoder)硬件架构(一)–卷积码及编解码算法介绍

1. 卷积码(convolution code) 卷积码在无线通信里用的非常广泛,通常卷积码编码器开始工作前都要进行初始化,按编码器的初始状态不同可以分为两类: 1.1 末尾补零卷积码(Tail-bits): 通常卷积码编码器开始工作时都要进行初始化,编码开始前将编码器的所有寄存器单元都进行清零处理。而在编码结束时,需要添加0到码流末尾(Tailed Termination),使编码器状态归零, …