LPDDR4的ZQ pin, 用来外接一240Ω±1%上拉电阻。LPDDR4将其作为参考电阻，用来校准DRAM内部的240Ω电阻。因为芯片内部的240欧电阻是由CMOS构成，由于CMOS的天然特性，造成该电阻会随着PTV(制程，温度和电压)变化，因此必须对其进行校准。 在JESD209-4B LPDDR4标准中，提到ZQ校准有四个作用: – 输出上拉校准，即校准输出电压VOH PU-Cal (Pull-up Calibration VOH Point) – 输入下拉驱动强度及接收终止电阻的校准 PDDS (Pull …
Write Leveling是从DDR3开始引入的概念，为了解决DQS和CLK的edge alignment的问题。 因为从DDR3开始采用了新的拓扑结构：fly-by。即多个DRAM放置在PCB上时(或多个die)，地址线，控制线，时钟线采用fly-by方式进行布线，DQ,DQS和DMI还是采用点对点的布线方式。采用了fly-by的结构，CLK到达菊花链的各个die的时间是不一样的。具体而言，到达菊花链起始端会早些，到达末端会晚些，对于分布在链上的各个DRAM chip来说，不仅存在time skew，而且不同DRAM芯片(die)端的DQS对和CLK…